當 AI 伺服器、雲端運算與高效能運算（HPC）持續推升頻寬需求，板級設計的難度也同步跨入新門檻。從 PCIe Gen5 走向 PCIe Gen6、從 DDR4 邁向 DDR5，設計團隊面對的不只是速率提升，而是整個通道、封裝、電源分配網路（PDN）與連接結構之間的耦合效應被全面放大。
過去把訊號完整性（SI）與電源完整性（PI）拆開檢查，或許還能在較低速世代維持可接受的設計餘裕；但到了 64 GT/s PCIe 6.0 與更高速的 DDR5 平台，這種做法往往已經不夠。高速切換引發的電源波動，會直接轉化為抖動、眼圖收斂、誤碼率上升與訓練不穩；反過來，通道損耗、阻抗不連續與串擾，也會讓接收端等化與容錯空間快速縮水。
問題不再只是 SI 或 PI 做得夠不夠好，而是兩者是否被一起看、一起解。
本文將從 PCIe Gen6、DDR5 與高速連接器三個典型場景切入，整理高速介面設計中最常見的瓶頸，並補充公開技術資訊、產業案例與關鍵數據，說明為什麼在 112G 級設計環境下，SI/PI 協同分析已經成為「一次做對」的必要條件。
為什麼 112G 時代不能再把 SI 與 PI 分開看？
高速數位設計的本質，正在從「單一走線品質」轉向「整體系統協同」。原因很直接：
- 資料速率持續翻倍，設計餘裕卻沒有等比例增加
- 工作電壓持續降低，系統對電源雜訊更敏感
- 封裝、PCB、連接器、Retimer／Redriver 的交互影響加深
- 等化、FEC 與訓練機制變複雜，但這不代表可忽略前端實體設計品質
以 PCIe 6.0 為例，PCI-SIG 公開資訊指出，PCIe 6.0 採用 64.0 GT/s 傳輸速率、PAM4 訊號方式，並搭配 FLIT mode、FEC 與 CRC 來因應更高位元錯誤率環境。這代表產業共識已非常清楚：單靠傳統 NRZ 時代的通道設計思維，已不足以支撐下一代高速互連。
另一方面，JEDEC 對 DDR5 的持續更新也反映相同趨勢。2024 年發布的 JESD79-5C 已將 DDR5 相關時序定義延伸到 8800 Mbps，顯示高頻記憶體介面的設計與驗證工作正持續往更高資料率推進。
換句話說，今天的高速設計問題，從來不是單點問題，而是通道損耗、回流路徑、封裝寄生、PDN 阻抗、同步切換雜訊（SSN）與結構共振疊加後的系統問題。
PCIe Gen6：PAM4、FEC 與更緊的通道設計視窗
PCIe 6.0 對板級設計最大的改變，不只是從 32 GT/s 提升到 64 GT/s，而是訊號體系本身改變了。
PAM4 帶來的不只是更高頻寬
與 NRZ 相比，PAM4 在相同時間內可承載更多資訊，讓 PCIe 6.0 能在既有頻寬邊界下進一步推升吞吐量。但代價同樣明顯：
- 單一眼圖變成三個眼
- 每個眼的電壓餘裕大幅縮小
- 系統對雜訊、回損、串擾與抖動更敏感
公開技術資料顯示，PAM4 每個眼的可用電壓空間約為 NRZ 的三分之一；Synopsys 公開技術文章也指出，從 NRZ 轉向 PAM4，會帶來約 9.6 dB 的 SNR 劣化，使封裝與板級設計中的噪聲管理、回波損耗與串擾控制變得更關鍵。
這也是為什麼許多團隊在 PCIe Gen6 初期驗證時，常見的第一個症狀不是完全無法連線，而是：
- Link training 成功率不穩
- 不同板廠或不同批次板材表現差異變大
- 在溫度、負載或供電波動下 BER 惡化
- 通道看似可通，但實際系統壓測不穩
產業公開案例：PCIe 6.0 已不是單晶片問題，而是整個生態系統協同問題
PCI-SIG 的公開說明指出，PCIe 6.0 在 64 GT/s 下必須結合 FLIT 模式與輕量級 FEC 來支撐 PAM4 所帶來的較高 BER 環境。這代表在產業標準層級，已經承認實體通道的設計難度顯著高於前代。
Synopsys 在其 PCIe 6.0 技術文章中也提到，當設計擴展到大型 HPC SoC、交換器或高通道數平台時，板、封裝與 die 之間的共同設計已成為必要。對擁有大量 lanes 的交換器與加速卡平台而言，挑戰不只是單一 lane 能否過規，而是：
能否在多通道、高密度、熱負載與電源波動下，同時維持整體鏈路品質。
這對 AI 伺服器、加速卡與高密度背板系統尤其關鍵。
PCIe Gen6 佈線與模擬，該優先看什麼？
在 PCIe Gen6 設計中，以下幾類問題最容易吃掉通道餘裕：
- Via stub 與過孔寄生效應 過孔殘樁、anti-pad 尺寸不當、回流路徑被切斷，常是高頻反射與插損惡化的來源。
- 阻抗不連續 來自 breakout、層切換、連接器焊墊、封裝轉接與測試點等位置。
- 串擾與回損 尤其在高密度 BGA escape 與平行差分對配置下更容易放大。
- 材料與玻纖效應 在高速設計中，介電常數變異、損耗角正切與 weave effect 都可能轉化為可觀的 skew 與損耗差異。
- PI 噪聲回灌造成的抖動 發射端與接收端供電不穩，會透過 PLL、driver swing 與 slicer threshold 間接影響 SI 表現。
因此，真正有效的流程不該是「先做 SI，最後再補 PI」，而是從一開始就建立：
- 板級通道模型
- 封裝／BGA escape 結構模型
- 關鍵連接器與過孔的 3D 電磁模型
- 與實際 PDN 條件連動的協同分析流程
透過 3D 電磁模擬，可更準確地觀察反焊盤尺寸、via field、參考平面切換與接地回流設計對 S 參數與眼圖的實際影響，避免只靠經驗法則做高風險收斂。
DDR5：低電壓、高頻寬與 PDN 設計壓力同步升高
如果說 PCIe Gen6 把通道設計推向極限，那麼 DDR5 則是把記憶體電源與訊號的耦合問題帶到另一個層級。
DDR5 不只是「更快」，而是整個供電架構更敏感
JEDEC 在 DDR5 標準發布時指出，DDR5 相較 DDR4 在一開始即提供更高頻寬；Micron 公開資料則提到，DDR5 伺服器 DRAM 的工作電壓為 1.1V，低於 DDR4 的 1.2V，同時可帶來更高效能與更佳能效。
但對硬體設計來說，低電壓不只代表省電，也代表：
- 電源雜訊容忍度更小
- 電流瞬變帶來的壓降更難忽視
- 目標阻抗必須在更寬頻範圍內維持穩定
- 任何去耦配置失誤都更容易轉成時序或資料錯誤
此外，DDR5 將 PMIC 移到模組端 的作法，也改變了傳統伺服器記憶體的供電思維。Micron 公開資料指出，DDR5 server memory 採用 on-module PMIC。這雖然帶來電源管理彈性與系統層面的優化空間，但也意味著模組、主板與記憶體子系統之間的 PI 分析必須更早、更細緻地展開。
真正困難的，不只是 PDN，而是 SSN 與 SI 的連動
DDR5 設計常見痛點並不只有穩壓，而是同步切換雜訊（SSN）如何回頭污染訊號品質。
當大量 DQ、DQS 或位址／控制訊號同步切換時，瞬間電流會在封裝、模組與 PCB 電源／地平面中形成明顯擾動。若 PDN 阻抗在關鍵頻帶出現峰值，就可能放大：
- Ground bounce
- Power dip
- 參考電位漂移
- 接收門檻抖動
- 資料眼圖縮小
- 訓練邊界不穩
這些現象在實務上常表現為：
- 某些 rank 或 DIMM 插槽特別難調
- 記憶體訓練在溫度變化時穩定度下降
- 板子可以開機，但長時間壓力測試出現間歇性錯誤
- 同樣 BOM 下，不同佈局版本結果差異很大
產業公開訊號：DDR5 規格還在往上推，PI 規劃不能停在 6400
JEDEC 2024 年對 JESD79-5C 的更新，已將部分 DRAM core timing 與 Tx/Rx AC timing 擴展到 8800 Mbps。這對設計團隊的意義非常直接：
若團隊今天仍以較早期資料率的電源與通道經驗法則規劃下一代平台，很可能在新一代產品上面臨收斂速度慢、驗證成本高、打樣次數增加等問題。
因此，DDR5 的 PI 設計重點，不應只停留在「多放一些去耦電容」，而是必須系統化處理：
- 目標阻抗（Target Impedance）定義是否合理
- 去耦電容的容值分佈是否覆蓋關鍵頻帶
- 電容 ESL/ESR 與安裝位置是否真的有效
- 電源／地平面間距與回流路徑是否足夠低感
- 封裝、模組、主板間的共振是否被辨識
- SSN 對接收端時序與眼圖的影響是否被量化
高速連接器與板間互連：常被低估的最弱環節
在許多高速平台中，問題往往不是出在主幹線最長的一段，而是出在板與板、模組與主板、晶片與通道之間的轉換介面。
PCIe 插槽、DDR DIMM 插槽、背板連接器、線纜轉接、mezzanine 連接器，這些元件在機構上不可或缺，卻也是高速訊號最常見的阻抗不連續來源。
為什麼連接器問題到了 Gen5/Gen6 才特別明顯？
原因在於速率升高後，許多以前「尚可接受」的細節都不再可忽略，例如：
- pin 幾何造成的寄生電感／電容
- 參考地 pin 比例不足
- 焊墊、anti-pad 與 breakout 過渡不平順
- 連接器本體材料介電損耗
- 多層結構中的模態轉換與共模噪聲
這些問題在頻率較低時可能只造成輕微損耗，但到了 Gen5/Gen6 或高階 DDR5 平台，就可能直接反映在：
- insertion loss 惡化
- return loss 超標
- mode conversion 上升
- 串擾增加
- 接收端等化壓力升高
公開應用案例：AI 與 HPC 平台的高速互連，愈來愈依賴整體結構優化
從 PCI-SIG 對 PCIe 6.0 的公開說明，到產業供應鏈對 AI 伺服器與高密度交換器的設計分享，都指向相同事實：高速互連設計已經不再是單一器件選型問題，而是完整通道與結構最佳化問題。
尤其在下列場景中，連接器效應格外顯著：
- 高 lane count 的 AI 加速卡與交換器背板
- 多顆 CPU／GPU／加速器的高密度伺服器主板
- 採用 retimer、cable、riser card 的複合式通道架構
- DIMM 與 mezzanine 模組佈局緊湊的平台
此時若只以 2D 規則或簡化等效模型評估，往往不足以發現真實的阻抗突變位置與回流瓶頸。透過 3D 電磁分析，設計團隊可更清楚地檢視：
- pin field 之間的耦合路徑
- 接地 pin 配置是否足夠
- 焊墊與反焊盤是否造成局部電容過大
- 層切換位置是否破壞回流連續性
- 結構調整後 S 參數與 mode conversion 是否改善
SI/PI 協同分析，實際上在解哪些問題？
很多團隊都知道 SI/PI 協同分析很重要，但真正的價值，往往要放到實際設計流程中才看得清楚。它通常直接對應以下幾類關鍵問題：
1. 提前找出「看起來是 SI，其實根因在 PI」的問題
例如眼圖縮小、抖動上升、接收門檻飄移，有時不是通道本身過長，而是供電雜訊透過 driver、clock path 或接收端比較器耦合進來。
2. 避免只靠後段等化或 FEC 補救前端設計缺陷
PCIe 6.0 的確透過 FEC 與 FLIT mode 提升系統韌性，但這不代表前端板級設計可以放鬆。若通道損耗、回損與 PI 雜訊已把 margin 吃光，再強的補償機制也只能增加除錯成本。
3. 降低打樣次數與跨團隊反覆溝通成本
當 SI、PI、封裝、Layout 與機構團隊使用同一套高置信度模型，便能更早收斂關鍵決策，例如：
- 是否需要調整 stackup
- 哪些 via 結構需要 backdrill
- 哪些 decap 配置有效、哪些只是占空間
- 哪個連接器 footprint 風險較高
- 是否需要 retimer 或重新分配通道長度
4. 讓設計規範從經驗法則升級為可重複驗證的知識資產
一旦模型足夠準確，團隊就能把一次專案中的最佳化結果沉澱成下次可重用的規範，包括：
- 高速差分對 breakout 規範
- DDR5 PDN 去耦配置模板
- 連接器選型與 footprint 設計準則
- 封裝與板級共同設計的檢查表
- 不同資料率對應的材料／層疊建議
從設計到驗證，建議優先強化的 5 個實務動作
若團隊正準備導入或升級 PCIe Gen5/6、DDR5 相關平台，以下幾項做法通常最有助於提升成功率：
1. 在架構初期就定義 SI/PI 協同驗證範圍
不要等 Layout 後段才做通道與 PDN 檢查。應在前期就明確鎖定：
- 關鍵高速鏈路
- 高風險層切換區域
- 主要連接器與 DIMM／插槽結構
- 可能造成 SSN 的電源域
2. 對高風險結構建立 3D 電磁模型
尤其是：
- BGA escape
- 過孔陣列
- 連接器 pin field
- breakout 過渡區
- 電源／地平面開槽或縮頸位置
3. 讓板、封裝與模組一起進入分析
Gen6 與高階 DDR5 平台中，若只看單板局部模型，常無法解釋量測與系統行為差異。封裝寄生與模組效應必須納入。
4. 以頻域加時域雙視角檢查問題
只看眼圖不夠，只看阻抗曲線也不夠。設計團隊需要同時理解：
- S 參數是否合理
- 目標阻抗是否達標
- 時域波形與眼圖如何反映頻域異常
- PI 雜訊如何轉為 SI 問題
5. 把模擬結果轉成可執行的佈線規範
模擬的價值不在於產出漂亮圖表，而在於形成能被 Layout、SI、PI 與硬體團隊共同落地的規則，例如：
- 差分對間距與參考平面切換要求
- backdrill 觸發條件
- anti-pad 建議範圍
- DDR5 去耦擺位優先順序
- 連接器接地 pin 比例與 footprint 注意事項
結語：高速介面的競爭，已經是模型品質與協同能力的競爭
從 PCIe 6.0 的 64 GT/s PAM4、FLIT mode 與 FEC，到 DDR5 持續往 8800 Mbps 推進的規格演進，高速介面設計的門檻已經非常明確：單點最佳化不再足夠，唯有系統級 SI/PI 協同分析，才能真正守住產品的可量產性與設計餘裕。
對 AI 伺服器、雲端基礎設施、HPC、網通設備與高效能電子系統而言，這不只是技術驗證課題，更直接關係到：
- 打樣次數
- 除錯週期
- 跨部門協作效率
- 產品上市時程
- 後續平台可複用性
當產業進入 112G 級互連與更高密度運算時，真正拉開差距的，往往不是誰願意做更多試錯，而是誰能更早建立高置信度的數位雙生模型，在設計初期就看見問題、修正問題，並把成功方法沉澱成下一代產品的工程能力。
若您正面臨 PCIe Gen5/6、DDR5、高速連接器或複雜 PDN 的設計挑戰，SIMULIA CST Studio Suite 可透過高精度 3D 電磁模擬與時域／頻域分析能力，協助團隊更完整地掌握通道、結構與電源之間的耦合關係，建立更可落地的高速佈線與驗證流程。
當設計餘裕愈來愈小，前期模型的可信度，就愈來愈決定專案的成敗。