在單一雙絞線(STP)上傳輸高頻寬數據需要在發射器和接收器兩側增加額外的ESD(靜電放電)保護元件。這些保護元件被安裝在印刷電路板(PCB)上。在數據傳輸速率為6 Gbps的情況下，PCB傳輸線的設計必須考慮到ESD保護元件對訊號完整性的影響。在這篇文章中，我們介紹了ESD保護元件的影響以及為了保持訊號完整性所必需的佈局優化。最後，我們展示了模擬結果和測量結果的比較。
*以下內容與Inova Semiconductors GmbH的應用工程師Reiner Welzer共同撰寫。他在訊號和功率完整性以及RF和模擬信號PCB的EMC兼容設計方面有超過20年的經驗。近年來，他廣泛地研究電子電路的ESD保護，特別是汽車。
耦合微帶線(Microstripline)模型
在通過單一雙絞線傳輸數據時，PCB上的連接是使用邊緣耦合表面微帶導體實現的。高速數據傳輸主要使用差動訊號。這提供了良好的電磁相容性(electromagnetic compatibility, EMC)。通常，使用標稱線(nominal line)阻抗為100 Ω的邊緣耦合表面微帶導體，並位於TOP層。圖1顯示了用於模擬的邊緣耦合微帶線的尺寸，該微帶線提供100歐姆的差動線(differential line)阻抗。
對於線阻抗的計算，正確的材料屬性和正確的焊膏遮罩(solder mask)形狀的建模是重要的。如圖1所示，焊膏遮罩的建模是作為一層薄薄的皮層，覆蓋在微帶導體上。
由於差動線通過插頭連接到電纜，可能在這個插頭處發生ESD事件的可能性非常大。這樣的ESD事件在短時間範圍內（< 1 ns）產生非常高的電壓和電流峰值，並且可能對電子元件造成損壞。為了避免這種情況，應將ESD保護元件連接到差動線的兩個導體上。這種應用中常常使用TVS（Transient Voltage Suppressor，瞬態電壓抑制）二極體。它們有非常快的響應時間，並且在短時間內將電壓限制到一定的值。
對於6 Gbps的高速數據傳輸速率，使用具有低寄生元件(low parasitic elements)的小元件封裝尺寸是重要的。對於分析的幾何形狀，我們使用了來自NEXPERIA的ESD保護二極體PESD5V0C1BLS-Q [1]。該設備的最大二極體電容為0.3 pF，並且封裝尺寸小，為1 mm x 0.6 mm x 0.47 mm。在模擬中，ESD二極體是使用“集總元件(Lumped elements)”定義的。它們只由其寄生容量來重現。“集總元件”是CST內部元件，可以表示R，L，C組件。圖2顯示了包括ESD二極體的差動線的模擬模型。
在圖2中可以看到，ESD元件在差動訊號線上的著陸點比走線寬。顯然，這個特定位置的截面變化導致線阻抗變化。根據阻抗變化的大小，對訊號完整性有影響。
預佈局TDR模擬
分析傳輸線沿線阻抗的一種眾所周知的方法是時間域反射測量法（time domain reflectometry method, TDR）。它的工作原理類似於雷達原理，其中一個脈衝被傳輸，並且在輸入側記錄反射訊號。通過評估反射訊號可以獲得關於阻抗曲線的訊息。CST Studio Suite也可以使用時間域或頻域求解器進行TDR模擬。對於這種預佈局調查，我們使用頻域求解器。這是有道理的，因為相對於波長，其用於離散化的結構相對簡單且尺寸小。由於頻域求解器只提供S參數結果，我們通過後處理返回損耗S參數S11來計算TDR結果。使用定義為輸入訊號的高斯訊號，可以從返回損耗訊息重建輸出訊號。我們通過應用方程1來計算TDR。
模擬中定義的最大頻率範圍為 8.4 GHz，對應於 104 ps 的 10%-90% 上升時間。
CST Studio Suite 可以使用基於範本的後處理「S 參數的 TDR 計算」自動執行此計算，如圖 4 所示。
儘管二極體電容值相當小（0.3 pF），但在執行 TDR 模擬時必須考慮這一點。它降低了標稱線路阻抗 (100 Ω)。圖 5 顯示了考慮該電容和不考慮該電容的比較。
佈局修改
在設計高速數據通道時，通常設定的最大阻抗變化為± 10%。以100 Ω的參考阻抗來看，我們可以從圖5中看到曲線下降到83 Ω。這將無法達到要求的下限（90 Ω）。為了滿足阻抗要求，必須對ESD二極體位置附近的佈局進行改良。 由於ESD二極體電容降低了該區域的線阻抗，因此需要通過減少傳輸線每米的電容來補償這種效應。做到這一點的最有效方法是剪掉ESD二極體下方的參考平面。通過模擬可以找到凹陷地面區域的最佳大小。圖6顯示了經過多次模擬迭代後，針對某一層結構修改的參考平面的優化配置。
相應的阻抗曲線改進可以在圖7中看到。
請注意，地面平口的切除可能允許來自其他開關或干擾訊號的串擾(crosstalk)。因此，建議不要在此切口下方布置任何敏感的訊號線。在PCB佈局設計工具中，可以通過創建一個受限/禁止區域來確保這一點。
從返回損耗S參數S11（圖8）也可以看到線阻抗的改進。對於返回損耗，可以觀察到大約12 dB的改進。這也意味著訊號完整性的改進。
通過比較眼圖結果，也可以展示凹陷參考平面的更好的訊號完整性行為。使用的偽亂數二進位數列 (Pseudorandom binary sequence)具有以下特性：
- PRBS12
- 差動電壓級別± 200 mV
- 上升和下降時間為80 ps，並且周期長度對應於3 GHz
圖9和圖10顯示了兩種佈局的眼圖。
測量比較
為了確認模擬結果，已經創建了一個具有改良參數（由CST Studio Suite模擬找到）的PCB佈局。使用來自Sequid的差動TDR測量系統進行了TDR阻抗測量。在測量過程中，傳輸線通過SMA插座連接。對於模擬，不必考慮連接器，因為它們只會增加計算能力和時間，並且對ESD二極體周圍的線阻抗沒有影響。差動線的末端可以保持打開。
用於測量的製造的PCB原型是一塊標準的FR-4板，具有4層並且總厚度約為1.6 mm。差動對的尺寸與預佈局調查中使用的尺寸略有不同，但參考平面切口尺寸保持不變。圖11顯示了用於由CST Studio Suite進行測量比較的PCB佈局原型的一部分。
測量和模擬的線阻抗結果比較顯示在圖12中。模擬與測量結果的良好一致性確認了CST MWS的模擬。
結論
要傳輸高速數據信號，實現整個高速數據通道的平滑線阻抗曲線是重要的。訊號完整性要求通常是參考阻抗的± 10%。在這篇文章中，我們使用CST Studio Suite呈現了這樣一條傳輸線的3D佈局模擬和改良。我們展示了在預佈局階段使用這種模擬工具的好處，特別是關於開發時間。我們顯示了在改良過程中考慮ESD二極體元件（電容訊息）的重要性，以實現更真實的結果。最後，模擬和測量之間的良好一致性確認了CST Studio Suite模擬結果的準確性。
資料來源
[1] https://www.nexperia.com/products/esd-protection-tvs-filtering-and-signal-conditioning/automotive-esd-protection-and-tvs/automotive-esd-protection/PESD5V0C1BLS-Q.html
[2] CST Studio Suite 2024 Online Help.
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原文轉載來自Richard Sjiariel – Impedance Simulation of Differential Transmission Lines Considering ESD Protection Diode Components
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