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本文展示如何使用 CST Studio Suite® 對 DCDC 轉換器進行模擬，以預測電磁相容性（EMC）效能。透過在模擬中納入展頻時脈產生（Spread Spectrum Clock Generation, SSCG）與EMI 接收器，可獲得更貼近實測的結果。
背景
顧名思義，DCDC 轉換器是一類用於將直流電壓轉換為不同所需等級的電子系統。DCDC 轉換器幾乎存在於所有電子產品中。為了以高效率轉換直流電力，會使用「開關式電源（SMPS）」概念。然而，若設計流程未具備 EMC 意識，SMPS 可能引發電磁相容性（EMC）問題。設計流程中必須同時考量傳導發射（CE）與輻射發射（RE）的抑制。
對於傳導發射，開關所產生的高頻雜訊會耦合至主電源線，並依 EMC 標準在從數 kHz 到數百 MHz 的頻段進行量測。以CISPR-25（汽車 EMC 標準）為例，其 CE 量測頻率範圍為 150 kHz 至 108 MHz。至於輻射發射，則通常在 3 公尺距離處，由接收天線量測 PCB 的放射。
SMPS 的放射來源不僅來自耦合至電源線纜的雜訊，也可能源於不良的 PCB 佈局與走線，造成非最佳的開關節點迴路。RE 量測頻率範圍通常自 30 MHz 起至數 GHz。整體而言，為降低雜訊並符合 EMC 標準，必須最佳化佈局與濾波元件。
本文討論另一種降低放射雜訊等級的技術：展頻時脈產生（SSCG）。該技術已廣泛用於電力電子應用，特別是 DCDC 轉換器。採用此技術無需任何元件或佈局修改；我們只需確保調節器（regulator）驅動器支援此技術即可。
DCDC 轉換器的電路模擬
下圖顯示典型的DCDC 升壓非同步轉換器電路。
請注意，黃色方塊為控制電晶體開關的埠（port）。二極體模型以 SPICE 區塊匯入。控制訊號以週期性矩形脈衝切換 n-MOSFET。開關頻率固定為 1.25 MHz，占空比 36%，以達成 17.5 V DC 的輸出電壓與 580 mA。可見 +12 V DC 電源線連至電感與 n-MOSFET 的汲極（drain）腳位。在電晶體導通（ON）期間，連至 n-MOSFET 汲極的主電源線會被週期性拉到接地（GND）。因此，此節點稱為開關節點（switching node），並會在高頻對 EMC 產生強烈影響。
為了模擬 DCDC 轉換器，本文使用電路暫態模擬器。會模擬電晶體的暫態開關行為，並於負載電壓達到所需 DC 電壓等級後結束模擬。於電池輸入端的開關雜訊頻譜透過所謂的線路阻抗穩定網路（LISN, Line Impedance Stabilization Network）記錄。對此特定範例（理想電路元件模擬），LISN 上的雜訊主要呈現正弦波形，如圖 2 所示。
雖然非常類似正弦波，但該波形確實包含諧波成分。LISN 頻譜顯示高次諧波頻率呈連續衰減。下方圖 3顯示此轉換器在 LISN 的頻譜：
在圖 3 中，我們可以清楚看見開關頻率及其高次諧波的峰值。由於開關頻率固定為 1.25 MHz，因此在該頻率可見尖銳峰值。為了降低 LISN 處的振幅，將把展頻技術應用於電晶體的受控開關訊號。
展頻時脈產生（SSCG）
SSCG（Spread-Spectrum Clock Generation）的基本理念，是對開關訊號施加調變，而非使用固定開關頻率。電晶體的開關頻率以具有固定調變頻率（fₘ）與振幅的調變訊號進行調變。通常採用三角波函數進行調變。該三角波的振幅決定開關頻率相對於名義頻率（f_c）變動的幅度；此稱為展頻比率（d），通常以百分比表示。
若開關頻率變動至高於名義頻率，稱為「上展頻（up-spreading）」；若變動趨向低於名義頻率，稱為「下展頻（down-spreading）」；最後，當開關頻率對稱地向兩側變動時，稱為「中心展頻（center-spreading）」。為利理解，請參閱圖 4、圖 5 與圖 6。
納入展頻考量的 DCDC 轉換器模擬
使用 CST Studio Suite® 模擬 DCDC 轉換器時，也可以將控制電晶體的開關訊號之展頻調變納入考量。若實體產品亦採用展頻技術，這有助於設計者獲得更接近量測的真實結果。
為了納入展頻，CST Studio Suite 內建一個巨集（macro）用以定義開關訊號屬性與 SSCG 屬性。該 SSCG 巨集可於 CST Studio Suite® 2023 的原理圖編輯器中（Post-Processing → EMC Workflow → Spread Spectrum Clock Generation）找到。展頻屬性通常可由所模擬之轉換器的「產品規格書（datasheet）」取得。對 DCDC 轉換器而言，展頻比率通常介於 6% 至 10%。圖 7為該巨集的使用者介面示意。
此巨集會建立一個暫態模擬任務，並將展頻訊號指派至控制電晶體開關的埠（見圖 1）。執行該暫態模擬任務後，會產生數個時間域訊號結果。在本例中，LISN 的時間訊號如圖 8所示。由於開關頻率以三角波調變，因此耦合至電源線的雜訊亦會呈現與調變形狀相對應的包絡。
傅立葉轉換與窗函數
週期訊號的頻譜是利用傅立葉轉換計算。週期訊號可由傅立葉級數表示，其頻譜由離散頻點的 Dirac 脈衝給出。在實務應用中，我們經常面對有限長度的訊號。為假設該訊號具備週期性，會在執行傅立葉轉換前施加時間域門控（time gating）或加窗（windowing）。
最簡單的門控／加窗形式是均勻窗或稱方窗（boxcar/rectangular）。然而，該窗函數會在頻譜中產生高側瓣（side-lobe），此現象亦稱頻譜洩漏（spectral leakage）。為降低高側瓣，可使用非矩形的窗函數。CST Studio Suite® 提供多種窗函數，圖 9 顯示所有支援窗函數所對應的頻譜。
解析頻寬（RBW）
一般而言，均勻窗的主瓣（main lobe）最窄，但側瓣很高；相對地，高斯窗（Gaussian）與平頂窗（flat top）主瓣較寬，但側瓣很低（見圖 9）。CISPR-16 標準規範了窗函數頻譜的容許遮罩（tolerance mask）。只要窗函數的頻譜落在容許遮罩內，便可使用。在多數 EMC 應用中，會採用高斯窗，因為其頻譜位於容許遮罩內。
窗函數的寬度決定頻率解析度，稱為解析頻寬（RBW）。顯然，較寬的時間窗對應較小的 RBW，因此可達到更高的頻率解析度。CISPR-16 標準也規範了不同頻段量測時應使用的 RBW：
| Fstart | Fstop | RBW | CISPR-Band |
|---|---|---|---|
| 9 kHz | 150 kHz | 200 Hz | A |
| 150 kHz | 30 MHz | 9 kHz | B |
| 30 MHz | 1 GHz | 120 kHz | C/D |
| 1 GHz | 18 GHz | 1 MHz | E |
最後，在時間訊號加窗後，會施行傅立葉轉換以取得最終頻譜。
以 EMI 接收器範本為基礎的後處理
若在模擬中使用展頻，則不應僅以一次傅立葉轉換來計算該訊號的頻譜，而應在多個時間窗上重複執行多次傅立葉轉換。主要原因在於開關頻率隨時間變化（見圖 8），必須在最終頻譜中納入此變化。因此，會使用EMI 接收器範本（template）為基礎的後處理來計算展頻訊號之頻譜。
EMI 接收器範本的實作根據以快速傅立葉轉換（FFT）方法進行之EMI 接收器量測。該接收器具有預先定義且符合 CISPR-16 的 RBW 與窗函數設定。此 FFT 型接收器會在訊號上滑動窗函數；為捕捉訊號不確定性，每次滑動的重疊率約 90%。之後，會對每個已滑動的窗分別執行傅立葉轉換，產生多組頻譜結果。
在最終階段，這些頻譜會輸入至檢波器（detectors）以獲得最終頻譜。與量測類似，EMI 接收器範本支援三種檢波器：「Peak（峰值）」、「Quasi-Peak（准峰值）」與「AVG（平均）」。不過，該範本預設使用「Peak」與「AVG」；「Quasi-Peak」可手動啟用，但需要較長計算時間。「Peak」結果是於各頻率點取峰值；「AVG」則於各頻率點進行平均。圖 11顯示 EMI 接收器範本對話視窗。與 SSCG 巨集類似，可在 Design Studio 的 Post-Processing → EMC Workflow → EMI Receiver 存取之。
下方圖 12呈現固定開關頻率與SSCG 的頻譜比較。由於展頻技術使開關頻率變動，SSCG 所得頻譜會比固定開關頻率的頻譜更寬；其寬度對應展頻比率。展頻技術也會產生較低的振幅，相較於固定開關頻率之振幅。採用 AVG 檢波器可觀察到顯著的振幅降低。在本例中，相較於固定開關頻率的頻譜，約低 13 dB。
總結
在 CST Studio Suite® 的 EMC 模擬中，可以考量展頻時脈產生。此技術無需修改佈局或元件，即可降低雜訊頻譜幅度。同時須注意，SSCG 會導致時間訊號隨時間變動，因此應使用EMI 接收器範本以獲得更為真實的最終頻譜。在 CST Studio Suite 模擬中同時考量這兩項功能，有助設計者得到更接近量測系統的結果。
原文轉載來自: Richard Sjiariel – Simulating the DCDC Converter by Considering the Spread Spectrum Clock Generation
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